Per la prossima generazione di processori Risc PowerPc, Ibm sta preparando caratteristiche da "super chip", in grado forse di colmare il gap oggi esistente con i concorrenti diretti, soprattutto l’Alpha di Compaq. Un elemento-chiave sar …
Per la prossima generazione di processori Risc PowerPc, Ibm sta preparando
caratteristiche da "super chip", in grado forse di colmare il gap oggi
esistente con i concorrenti diretti, soprattutto l’Alpha di Compaq. Un
elemento-chiave sarà il bus a 500 MHz, una velocità ben superiore a quel
la
media degli odierni processori (100 MHz per quelli Intel e 200 per Alpha).
Per arrivarci, verrà impiegata un’interfaccia "elastica" (più tecnicamen
te
una wave-pipelined sincrona), che dovrebbe consentire di ridurre la latenza
e offrire la sincronizzazione del data transfer. Il fatto che si vada verso
design multiprocessore, con differenti core Mpu sullo stesso die, renderà
ancor più importante l’impiego di bus ad alta velocità.
Il Power4 sarà un chip con tecnologia a 0,18 micron, inizialmente con core
a due processori e con frequenza di clock superiore a 1 GHz. Dovrebbe
essere impiegato su sistemicome gli Rs/6000 o gli As/400, probabilmente a
partire dal 2001. Altre tecnologie impiegate sono la Cmos-75 a rame e la
silicon-on-insulator. Il chip avrà 35 milioni di transistor, avrà un’amp
ia
cache di livello 1 e la tecnologia "smart caching" di livello 2. I sistemi
inizialmente dotati di Power4 (le evoluzioni degli Rs/6000 F50 e H50)
avranno capacità Smp tradizionali esterne a 16 vie e il supporto per il
clustering ccNuma, che rende il server a 32 vie.
