L’Armada di Ibm scenderà in campo nel 2004

Ibm lancerà la prossima generazione di server Risc high-end che utilizzano i processori Power5.

17 dicembre 2002 Agli inizi del 2004, Ibm lancerà la prossima generazione di server Risc high-end, utilzzando i processori Power5. La casa di Armonk ha già iniziato a parlare di queste macchine e delle prime vendite ufficiali del box per il cosiddetto supercomputer Asci Purple. Ibm, comunque, ha atteso a distribuire il supporto per l’Smt (Simultaneous Multithreading) sui processori Power5, che presentano il sistema operativo nella macchina con un biprocessore virtuale e aumentano il throughput del server dal 20% al 30%, a seconda delle applicazioni. Ibm ha affermato che, sin dalle macchine basate sul processore Power4 “Regatta”, annunciate alla fine del 2001, avrebbe distribuito anche macchine a 64 vie con 512 Gb di memoria principale. Non era chiaro, però, se Big Blue contava o meno che l’Smt girasse su un server a 32 vie, come su un sistema a 64 vie. Ma per quanto riguarda le macchine di fascia alta, Armada, queste saranno certamente dei server reali a 64 bit, con un processore dual core Power5 o Power5+ in una single system image. Il supporto Smt permetterà, poi, alle macchine di presentare fino a 128 immagini di processori virtuali su ogni sistema operativo Ibm Aix o Linux. Per quanto riguarda i database, in particolare, Ibm si aspetta che Smt fornisca benefici in termini di performance, anche se non sa esattamente di quale tipo. Due saranno le tipologie di sistemi Armada: la prima scalerà da due a otto processori e la seconda da otto a 64 processori. Come nel caso dei server Regatta, con chip Power4 e Power4+, il processore Power5 includerà un core di due processori e uno switch integrato per collegare quattro core biprocessori in una macchina singola a otto vie. Questa unità Power5 a otto vie supporterà 64 Gb di memoria principale e fino a 32 Gb con le macchine Power4. Con la generazione di macchine Armada basata su Power5, Ibm porterà il controller di memoria sul chip e integrerà memorie cache L3 su un modulo multichip, che nei processori Power4 e Power5 vengono pacchettizzati per grandi box Smp.

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