Google ha ampliato la collaborazione con Marvell per lo sviluppo di semiconduttori custom destinati alla propria infrastruttura AI e ha ottenuto, nell’ambito dell’accordo, un warrant che le consentirà di acquistare fino a 58.970.907 azioni Marvell a 206,58 dollari l’una, per un valore teorico massimo di circa 12,2 miliardi di dollari. Il perimetro industriale comprende acceleratori per l’inferenza AI, controller di storage, controller delle interfacce di rete e di memoria e sistemi di elaborazione collocati vicino alla memoria.
La dimensione più significativa dell’operazione emerge dal documento depositato da Marvell alla SEC. Solo 1.360.867 azioni matureranno in base al trascorrere del tempo durante il primo anno. Le restanti 57.610.040 sono legate agli acquisti effettuati da Google e dalle sue affiliate dal terzo trimestre dell’esercizio fiscale 2027 fino alla fine dell’esercizio 2033 di Marvell: 240 tranche, ciascuna delle quali scatta al raggiungimento di altri 500 milioni di dollari di ricavi qualificati. Il livello massimo previsto dal meccanismo corrisponde quindi a 120 miliardi di dollari di ricavi cumulativi.
Non è una previsione che Google spenderà necessariamente 120 miliardi né un investimento immediato da 12,2 miliardi in Marvell. La struttura del warrant definisce invece una relazione nella quale la partecipazione azionaria potenziale di Google cresce insieme al volume della collaborazione industriale. La scala delle soglie previste sposta così l’attenzione sulla tecnologia che Marvell può mettere a disposizione dell’ecosistema TPU – Tensor Processing Unit, gli acceleratori AI progettati da Google.
Dal singolo ASIC a una piattaforma di custom silicon
Marvell opera da anni nella progettazione di ASIC – Application-Specific Integrated Circuit, circuiti integrati costruiti per una funzione specifica e quindi ottimizzabili molto più profondamente di un processore general purpose per un determinato carico di lavoro.
Nel cloud hyperscale il custom silicon permette di adattare il processore all’architettura software, alla rete, alla memoria e ai modelli AI utilizzati dal singolo operatore. Google segue questa strada con le TPU dal 2015 e l’ottava generazione mostra quanto la specializzazione stia aumentando: TPU 8t è orientata principalmente al training, TPU 8i all’inferenza e al reinforcement learning.
Il ruolo di Marvell va letto in questo contesto. La sua piattaforma per il custom silicon mette insieme proprietà intellettuale già sviluppata per processi produttivi avanzati, memoria, collegamenti fra chip, packaging e interconnessioni ad altissima velocità.
Un hyperscaler può così progettare internamente le parti che differenziano davvero il proprio acceleratore senza dover sviluppare da zero ogni componente del sistema. Può utilizzare, per esempio, PHY – Physical Layer, i circuiti che gestiscono la trasmissione e la ricezione fisica dei segnali sulle interconnessioni, oppure SerDes – Serializer/Deserializer, circuiti che convertono flussi di dati paralleli in segnali seriali ad altissima velocità e viceversa, già progettati e validati per il nodo produttivo scelto.
È una differenza sostanziale quando un nuovo chip deve combinare miliardi di transistor, memoria ad altissima banda e collegamenti che trasferiscono decine di terabit al secondo.
I 2 nanometri riducono il consumo, ma non bastano più
Marvell ha già dimostrato silicio funzionante sul processo a 2 nanometri di TSMC, destinato alla progettazione di acceleratori custom, CPU, switch e altri componenti per infrastrutture accelerate.
Ridurre le dimensioni dei transistor permette di aumentarne la densità e, a parità di condizioni, migliorare prestazioni e consumi. Nei processori AI contemporanei il nodo produttivo rappresenta però soltanto una parte del problema. Crescono contemporaneamente il numero di unità di calcolo, la quantità di memoria necessaria, la banda fra i diversi componenti e la potenza termica che il package deve dissipare.
Per questo la piattaforma Marvell combina i 2 nm con memorie personalizzate, interconnessioni die-to-die e packaging multi-chip. L’obiettivo è utilizzare il nodo più avanzato dove produce il maggiore vantaggio, costruendo intorno al die di calcolo un sistema capace di alimentarlo continuamente con dati.
È proprio questo aspetto a essere diventato critico nell’inferenza AI.
La memoria è uno dei nuovi colli di bottiglia dell’inferenza
Un acceleratore molto potente rimane sottoutilizzato quando deve aspettare dati provenienti dalla memoria. Il problema cresce con i large language model e con applicazioni che utilizzano finestre contestuali molto estese.
Durante l’inferenza il modello mantiene una KV cache – key-value cache, la memoria degli stati intermedi già calcolati per il contesto precedente. Conservarli evita di ricalcolare tutto a ogni nuovo token, ma richiede quantità crescenti di memoria quando aumentano la lunghezza del contesto e il numero di richieste elaborate contemporaneamente.
Google ha affrontato direttamente il problema nella TPU 8i, aumentando la SRAM on-chip a 384 MB e la HBM a 288 GB per chip. La SRAM è la memoria estremamente veloce integrata direttamente nel processore; la HBM – High Bandwidth Memory utilizza invece stack di memoria DRAM collocati nello stesso package dell’acceleratore per offrire capacità molto superiori mantenendo un’elevata larghezza di banda.
Marvell ha sviluppato entrambe le componenti come elementi personalizzabili della propria piattaforma.
La SRAM custom a 2 nm arriva fino a 6 gigabit. Secondo l’azienda, può recuperare fino al 15% dell’area complessiva di un progetto a 2 nm e ridurre fino al 66% il consumo in standby rispetto a una SRAM standard a densità equivalente.
La custom HBM compute architecture interviene invece sull’interfaccia fra il die di calcolo e gli stack HBM. Marvell dichiara che la personalizzazione può liberare fino al 25% dell’area del silicio, ridurre di oltre il 70% il consumo dell’interfaccia di memoria e consentire fino al 33% di capacità HBM aggiuntiva, a seconda del progetto.
Sono valori dichiarati dal produttore e il contratto con Google non specifica che queste particolari implementazioni saranno impiegate nelle future TPU. Mostrano però perché controller delle interfacce di memoria e near-memory compute, cioè elaborazione eseguita vicino alla memoria per ridurre il trasferimento dei dati verso il processore, compaiano esplicitamente tra le categorie coperte dall’accordo.
Chiplet e packaging permettono di superare i limiti del singolo chip
Anche la superficie del singolo die sta diventando un limite per gli acceleratori AI. Aumentare indefinitamente le dimensioni di un unico pezzo di silicio riduce le rese produttive e incontra limiti fisici della litografia.
La risposta è suddividere il processore in chiplet, piccoli die con funzioni differenti assemblati nello stesso package. Un componente può contenere le unità di calcolo, un altro le interfacce di comunicazione, altri ancora funzioni di I/O o di gestione della memoria.
La piattaforma di advanced packaging di Marvell permette di costruire acceleratori multi-chip con una superficie complessiva di silicio fino a 2,8 volte quella ottenibile con una tradizionale implementazione single-die, secondo i dati dell’azienda.
Dividere il sistema in più chip crea però un requisito ulteriore: i chiplet devono scambiarsi dati con una velocità tale da non trasformare le connessioni interne nel nuovo collo di bottiglia.
Marvell ha sviluppato per questo una interfaccia die-to-die bidirezionale a 64 Gbit/s per linea. Die-to-die indica il collegamento diretto fra i diversi pezzi di silicio contenuti nello stesso sistema multi-chip. La tecnologia raggiunge, secondo Marvell, più di 30 Tbit/s per millimetro di bordo del die, consentendo di concentrare una grande quantità di banda in uno spazio molto ridotto.
Il packaging diventa così parte integrante dell’architettura del processore: determina quanta memoria può essere collocata vicino al calcolo, quanti chiplet possono essere collegati e con quale consumo possono comunicare.
Dal chip alla rete, perché un acceleratore AI non lavora da solo
L’accordo Google-Marvell comprende anche NIC – Network Interface Controller, i controller che collegano server e acceleratori alla rete. È un elemento importante perché i grandi modelli AI vengono eseguiti distribuendo il lavoro fra migliaia di processori.
Le prestazioni dipendono quindi sia dalla capacità del singolo acceleratore sia dalla velocità con cui i dati attraversano l’intero sistema.
La stessa architettura delle nuove TPU Google mostra questa dipendenza. TPU 8i raddoppia rispetto alla precedente generazione la banda dell’ICI – Inter-Chip Interconnect, il collegamento che permette alle TPU di comunicare direttamente, portandola a 19,2 Tbit/s per chip. Un pod può collegare fino a 1.152 TPU attraverso una topologia progettata per ridurre il numero di passaggi necessari affinché i dati raggiungano gli altri acceleratori.
È il terreno storico di Marvell. SerDes, PHY, controller di rete e interconnessioni ad alta velocità consentono alla società di lavorare sia sul semiconduttore custom sia sui percorsi attraverso i quali quel semiconduttore comunica con il resto del data center.
Questo spiega perché il contratto annunciato con Google non riguardi soltanto un futuro acceleratore: inference accelerator, storage controller, NIC, memory interface controller e near-memory compute descrivono diversi punti dello stesso percorso dei dati.
Il ruolo di Broadcom e la diversificazione del custom silicon Google
L’ingresso di Marvell in questo perimetro tocca inevitabilmente anche Broadcom, che ha svolto un ruolo centrale nello sviluppo del custom silicon di Google e in particolare delle TPU.
Il deposito alla SEC non contiene però elementi per sostenere che Marvell sostituirà Broadcom. Parla di una “expanded partnership” che comprende diversi programmi collegati all’ecosistema TPU e categorie di semiconduttori differenti.
Per Google l’ampliamento del numero di partner tecnologici è coerente con una infrastruttura AI che sta diventando sempre più articolata. La stessa ottava generazione TPU è ormai divisa fra un sistema specificamente orientato al training e uno destinato all’inferenza e al reinforcement learning. Memoria, networking e storage vengono contemporaneamente progettati come parti del medesimo sistema di calcolo.
Marvell entra quindi in una fase nella quale il custom silicon non coincide più con la progettazione di un singolo acceleratore. La specializzazione raggiunge i componenti che gli forniscono memoria, lo collegano agli altri processori e spostano i dati fra calcolo, rete e storage.
I 12,2 miliardi misurano il warrant, i 120 miliardi la scala potenziale della relazione
Il valore teorico massimo del warrant deriva dalle 58.970.907 azioni acquistabili a 206,58 dollari, mentre i 120 miliardi di dollari rappresentano la soglia cumulativa di ricavi qualificati necessaria perché maturino tutte le tranche legate alle performance. Nessuna delle due cifre equivale quindi a un ordine già garantito da Google.
La struttura finanziaria fornisce però una misura della scala fino alla quale Google e Marvell hanno deciso di collegare i propri interessi.
Per raggiungere volumi di quella dimensione la relazione dovrebbe svilupparsi attraverso più programmi e più generazioni di semiconduttori. È precisamente il tipo di evoluzione consentito da una piattaforma nella quale il processo a 2 nm, la memoria HBM e SRAM personalizzabile, i chiplet, il packaging e le interconnessioni ad alta velocità possono essere ricombinati intorno a differenti architetture custom.
Il warrant da 12,2 miliardi è quindi la notizia finanziaria che rende visibile un cambiamento industriale più ampio: Google sta aumentando il numero di componenti proprietari e specializzati che costruiscono la sua infrastruttura AI, mentre Marvell dispone di una piattaforma sufficientemente estesa da partecipare a più livelli di quell’architettura.
