IBM ha annunciato una nuova tecnologia per chip sotto il nanometro, basata su un’architettura tridimensionale chiamata nanostack e progettata per portare lo scaling dei semiconduttori nell’era degli angstrom. Il risultato riguarda un nodo a 0,7 nanometri, pari a 7 angstrom, e viene presentato dall’azienda come il primo passo concreto oltre la soglia simbolica di 1 nm, in un momento in cui l’industria si confronta con i limiti fisici della miniaturizzazione tradizionale.
Il punto non è soltanto dimensionale. Nei processi moderni, il nome del nodo non corrisponde più in modo diretto a una misura fisica del transistor, ma indica una generazione tecnologica complessiva. Tuttavia, la tecnologia a 0,7 nm di IBM punta a dimostrare che la crescita della densità, delle prestazioni e dell’efficienza energetica può proseguire anche quando le strutture del chip si avvicinano a dimensioni atomiche.
Secondo IBM, il nuovo chip sub-1 nm può integrare quasi 100 miliardi di transistor in una superficie paragonabile a quella di un’unghia. È una densità quasi doppia rispetto al chip a 2 nm presentato dall’azienda nel 2021. Il salto è reso possibile da una combinazione di innovazioni strutturali e materiali, con al centro la nuova architettura nanostack.
Le proiezioni tecniche indicate da IBM parlano di un incremento fino al 50% delle prestazioni oppure di un miglioramento fino al 70% dell’efficienza energetica rispetto ai chip IBM a 2 nm. Sono numeri che, se confermati nel passaggio dalla ricerca alla produzione, potrebbero avere impatti rilevanti su intelligenza artificiale generativa, infrastrutture cloud, sistemi elettronici di nuova generazione e dispositivi in cui consumo energetico e densità computazionale sono vincoli sempre più critici.
Nanostack, la nuova architettura 3D per i transistor sotto 1 nm
La novità tecnica più importante è nanostack, una nuova architettura transistor tridimensionale basata su nanosheet. IBM la descrive come il primo design noto nel settore che impiega una struttura nanosheet 3D con transistor impilati e sfalsati verticalmente. È un’evoluzione rispetto alla tecnologia nanosheet, oggi considerata una delle architetture di riferimento per i nodi più avanzati e già al centro delle precedenti attività di ricerca IBM.
Con nanostack, i transistor non vengono semplicemente rimpiccioliti lungo il piano del wafer. Vengono invece organizzati in modo verticale attraverso l’integrazione sequenziale 3D, che permette di aumentare la densità logica sfruttando anche la dimensione verticale del chip. Questo approccio consente di collocare più transistor nella stessa area e, soprattutto, di differenziare i materiali usati nei vari livelli impilati.
È un dettaglio cruciale. La possibilità di usare combinazioni diverse di materiali in ciascun layer consente di ottimizzare separatamente prestazioni e consumi dei singoli transistor. In teoria, un livello può essere progettato privilegiando la velocità di commutazione, un altro l’efficienza energetica, un altro ancora caratteristiche elettriche specifiche. È una logica più modulare e più fine rispetto allo scaling planare o alle sole evoluzioni geometriche.
IBM afferma che l’architettura nanostack è stata validata sperimentalmente attraverso tre passaggi tecnici: bonding dielettrico ultra-sottile nell’integrazione CMOS, dimostrazione della capacità di dual-channel engineering e funzionamento di inverter CMOS con prestazioni di switching attese. In termini pratici, significa che la struttura non è solo un concetto teorico: è stata costruita fisicamente e ha dimostrato di poter supportare operazioni logiche reali.
Il riferimento agli inverter CMOS è particolarmente importante, perché l’inverter è una delle celle fondamentali della logica digitale. Dimostrarne il funzionamento in una nuova architettura è un passaggio essenziale per sostenere che quella tecnologia può essere estesa a circuiti più complessi.
Dalla logica alla SRAM, perché il nodo a 7 angstrom conta per l’AI
IBM collega la nuova tecnologia non solo alla logica dei processori, ma anche alla memoria SRAM, un elemento centrale nella progettazione dei chip avanzati. In una ricerca presentata al VLSI 2026, i ricercatori IBM hanno mostrato che l’architettura nanostack può offrire uno scaling del 40% nelle celle SRAM.
Il dato è rilevante perché la SRAM occupa una quota significativa dell’area nei processori moderni. È utilizzata per cache e memorie molto veloci, vicine alle unità di calcolo, e rappresenta una componente critica per il throughput dei dati. Nei carichi AI, in particolare, il problema non è solo eseguire più operazioni al secondo, ma alimentare costantemente le unità di calcolo con dati ad alta banda e bassa latenza.
Una SRAM più densa ed efficiente può quindi contribuire a ridurre colli di bottiglia nei chip destinati ad AI generativa, accelerazione inferenziale, cloud computing e workload data-intensive. Non basta aumentare il numero di transistor nella logica: se la memoria on-chip non scala in modo coerente, una parte del vantaggio viene persa nella movimentazione dei dati.
Il nodo a 0,7 nm va letto in questo quadro. IBM non sta solo dichiarando un avanzamento nella miniaturizzazione, ma propone una possibile traiettoria per mantenere il ritmo dello scaling in un’industria in cui l’aumento della densità transistor è diventato sempre più difficile, costoso e dipendente da innovazioni architetturali radicali.
Prestazioni, consumi e densità: cosa promette il chip sub-1 nm di IBM
Le promesse di IBM sono ambiziose: fino al 50% di prestazioni in più oppure fino al 70% di efficienza energetica in più rispetto al nodo a 2 nm. La formulazione è importante, perché indica due possibili modalità di utilizzo della tecnologia. Un progettista potrebbe usare il margine di scaling per aumentare la potenza computazionale mantenendo consumi comparabili, oppure per ridurre drasticamente i consumi mantenendo livelli prestazionali simili.
Nel primo caso, il beneficio riguarda sistemi ad alte prestazioni come acceleratori AI, CPU server, infrastrutture cloud e processori destinati a data center. Nel secondo, l’impatto può estendersi a dispositivi mobili, edge computing, elettronica industriale, sistemi embedded e apparati in cui l’autonomia o la dissipazione termica sono fattori determinanti.
L’architettura nanostack introduce inoltre una flessibilità progettuale che può diventare strategica per chip sempre più specializzati. La possibilità di ottimizzare livelli diversi con materiali diversi apre infatti la strada a logiche eterogenee più spinte, in cui non tutti i transistor devono avere lo stesso profilo elettrico o la stessa funzione prestazionale.
Questo aspetto è coerente con la direzione del mercato. I semiconduttori avanzati non sono più guidati solo dalla CPU general purpose, ma da un insieme di acceleratori, chiplet, memorie integrate, interconnessioni ad alta velocità e architetture specializzate. In questo scenario, la capacità di combinare densità, efficienza e personalizzazione del transistor diventa un vantaggio tecnologico potenzialmente rilevante.
Il ruolo della litografia High NA EUV e della ricerca ad Albany
IBM e i suoi partner conducono queste attività nel centro di ricerca sui semiconduttori di Albany, nello Stato di New York, una delle infrastrutture più importanti per lo sviluppo dei nodi avanzati. Il sito ospiterà anche uno strumento di litografia High Numerical Aperture Extreme Ultraviolet, o High NA EUV, tecnologia sviluppata da ASML e considerata essenziale per le future generazioni di scaling logico.
La litografia High NA EUV consente una stampa dei circuiti più precisa rispetto all’EUV convenzionale, riducendo alcune complessità legate al patterning multiplo e permettendo la realizzazione di strutture più piccole e dense. Per nodi sotto il nanometro, la litografia non è l’unico problema, ma resta uno dei fattori abilitanti fondamentali.
IBM collabora in questo ambito con partner come Lam Research, Tokyo Electron e SCREEN Semiconductor Solutions. Secondo l’azienda, il lavoro congiunto su processi e strumenti High NA EUV ha già prodotto dispositivi funzionanti. È un passaggio significativo perché indica che la ricerca non riguarda solo la progettazione teorica del transistor, ma anche l’ecosistema industriale necessario per trasformare un’architettura sperimentale in una tecnologia producibile.
Il percorso verso la produzione resta comunque complesso. Portare una tecnologia sub-1 nm dal laboratorio alla fabbrica richiede controllo dei difetti, resa produttiva, compatibilità con i flussi CMOS, stabilità dei materiali, integrazione con le memorie e sostenibilità economica del processo. IBM indica una possibile adozione iniziale della tecnologia nanostack al nodo sub-1 nm e vede un percorso verso la produzione già nei prossimi cinque anni.
Dalla ricerca sui chip alla manifattura quantistica
Il nuovo annuncio si inserisce in una strategia più ampia di IBM nella ricerca sui semiconduttori, nell’hardware per l’intelligenza artificiale e nei processori quantistici. IBM rivendica una lunga continuità nel settore, dagli sviluppi sui semiconduttori degli anni Sessanta fino al chip a 2 nm e ora alla tecnologia a 7 angstrom.
Nel quadro della manifattura avanzata, IBM ha anche annunciato il piano per creare Anderon, definita come la prima fonderia pure-play dedicata al quantum. Anderon sarà una società autonoma di IBM e farà leva sulle competenze dell’azienda nel calcolo quantistico e nei semiconduttori con l’obiettivo di rafforzare la capacità produttiva statunitense nei wafer quantistici.
Il collegamento tra chip logici avanzati e quantum non va forzato, perché si tratta di tecnologie diverse. Tuttavia, entrambe richiedono competenze profonde su materiali, wafer, processi di fabbricazione, controllo dei difetti e integrazione di dispositivi estremamente sensibili. Per IBM, la ricerca sul nodo sub-1 nm e la nascita di una foundry quantistica rispondono alla stessa esigenza strategica: presidiare le piattaforme hardware che dovrebbero sostenere la prossima fase del computing.
Come ha spiegato Jay Gambetta, Director of IBM Research e IBM Fellow, “L’ultima svolta di IBM nei chip segna un momento storico per il computing, portando la tecnologia oltre l’era del nanometro fino alla scala degli atomi. Con la nostra nuova architettura nanostack, non stiamo semplicemente rendendo i transistor più piccoli: stiamo reinventando il modo in cui i chip vengono costruiti per offrire molta più potenza ed efficienza energetica. Questa innovazione, prima nel settore, continua l’eredità di IBM nella guida delle tecnologie di nuova generazione e pone le basi per la prossima era del computing”.
Una roadmap per altri dieci anni di scaling
La parte più rilevante dell’annuncio IBM è la prospettiva industriale. L’azienda sostiene che nanostack possa estendere la roadmap dei semiconduttori per almeno un altro decennio, spingendo la logica sotto 1 nm e aprendo l’era dello scaling a livello di angstrom.
È una dichiarazione pesante, perché arriva in una fase in cui la legge di Moore non è morta, ma è diventata molto più difficile da sostenere. I progressi non dipendono più solo dalla riduzione geometrica delle strutture, ma da una combinazione di architetture 3D, materiali avanzati, nuove tecniche litografiche, packaging evoluto, chiplet e specializzazione dei carichi di lavoro.
Nanostack affronta direttamente uno dei nodi centrali: come aumentare la densità transistor quando lo scaling tradizionale non basta più. La risposta IBM è impilare e sfalsare verticalmente i transistor, mantenendo la compatibilità con l’integrazione CMOS e aprendo la possibilità di differenziare i materiali tra i layer.
Non è ancora una tecnologia di produzione di massa. IBM parla di un possibile percorso produttivo nei prossimi cinque anni, non di disponibilità immediata. Ma il messaggio tecnico è chiaro: sotto il nanometro lo scaling non può più essere considerato una semplice questione di miniaturizzazione. Serve ripensare la struttura stessa del transistor e il modo in cui i circuiti vengono costruiti nello spazio tridimensionale.
Per AI, cloud e infrastrutture digitali, il valore potenziale è evidente. Modelli generativi, agenti AI, workload di inferenza, calcolo scientifico e servizi cloud richiedono più capacità computazionale, più banda dati e meno consumo per operazione. Se nanostack riuscirà a mantenere le promesse di densità, prestazioni ed efficienza energetica, potrebbe diventare una delle architetture chiave per la prossima generazione di semiconduttori avanzati.
